IBM、世界初「サブ1ナノメートル」半導体チップ技術を発表　2nm比で最大50%の性能向上

　2026年6月25日、米IBMは、世界初となるサブ1ナノメートル（0.7ナノメートル／7オングストローム）の半導体チップ技術を発表した。

　IBMは、トランジスタを垂直方向に積層し、水平方向にずらして配置する業界初のアーキテクチャ「ナノスタック（NanoStack）」を採用。同社が2021年に発表した2ナノメートルチップと比較して約2倍の密度となり、爪ほどのサイズのチップ上に約1000億個のトランジスタを集積できる。

　これにより、2ナノメートルチップ比で最大50％の性能向上、あるいは最大70％のエネルギー効率の向上が見込まれているとのことだ。

　記者会見に登壇したIBM Researchディレクター 兼 IBMフェローのジェイ・ガンベッタ（Jay Gambetta）氏は、「今回のブレイクスルーは、コンピューティングの歴史における重要な節目となり、技術をナノメートルの時代から『原子スケール（オングストローム・レベル）』へと推し進めるものだ。新しいナノスタック・アーキテクチャにより、単なるトランジスタの小型化にとどまらず、チップの製造方法そのものを再定義し、飛躍的な性能向上とエネルギー効率の改善を実現する」と述べた。

　ガンベッタ氏によれば、ナノスタックでは各トランジスタを構成する「ナノシート」（厚さ約5ナノメートル、シリコン原子約15個分）が上下に組み合わされて配置されている。また、SRAMのセルサイズが2ナノメートル比で約40%縮小される点に触れると、「これは過去数十年見られなかった大きなステップアップとなった。より高い帯域幅と高効率が求められるAIワークロードを強力にサポートする技術になる」と語った。

　また、IBMで半導体技術の研究開発を担当しているフーミン・ブー（Huiming Bu）氏も登壇し、過去60年以上にわたる半導体の歴史を振り返りながら次のように述べた。

　「『半導体の進化が限界に達した』という言葉を耳にするとき、それは進歩が止まることを意味するのではなく、新たなパラダイムが必要な地点に到達したことを意味する。今回、業界で初めてトランジスタを垂直方向に積層し、スケーリングすることが可能になった」（ブー氏）

　ブー氏は、ナノスタックがもたらす設計上の自由度とブレイクスルーについても言及。従来の平面構造では、1つの新素材を製造プロセスに導入して最適化するまでに15年もの歳月を要することもあったという。しかし、ナノスタックでは上下のトランジスタ（それぞれ一方がN型、もう一方がP型）を別々に形成して接合するため、それぞれにまったく異なる最適な新素材を独立して導入しやすくなる。

　さらに、SRAMの大幅な縮小についても、「キャッシュメモリの拡張が困難だったHPCにおいて、SRAMを高速なキャッシュとして活用できようになる」と説明した。

　なお、IBMは約5年での量産化を目指す方針だ。

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